基于CSD编码的高速乘法器IP设计

摘要：

符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术.该文基于二进制补码数的CSD编码转换,结合采用优化技术,实现了对一组高速乘法器的IP核设计.采用Verilog硬件描述语言实现了设计的行为描述,在Xilinx ISE4.1环境下实现了功能仿真、综合和FPGA映射.其设计为小波变换核的开发提供了一个可重用的IP模块.

关键词：乘法器、正则符号数、IP核、小波变换

所属期刊栏目：39

分类号：TN431.2(微电子学、集成电路（IC）)

资助基金：国家高技术研究发展计划863计划2002AA133010

在线出版日期：2003-12-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：38-40