10.3321/j.issn:1002-8331.2001.15.049
高速32位伪随机数发生器电路设计
文章提出了一种实现32位伪随机发生器电路设计方案.该方案的关键是对产生伪随机数所需要的乘法器和模2n-1加法器的设计.针对所采用的伪随机数迭代函数的特殊性,提出了特定的32位×16位乘法器以及模2 31-1加法器实现方案,使电路的速度得以提高,规模得以减小.整个电路设计采用VHDL语言描述,并通过了逻辑仿真验证.文章同时介绍了一般乘法器以及并行前缀模2n-1加法器的设计原理.
伪随机数、乘法器、模2n-1加法器、并行前缀加法器
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TP21(自动化技术及设备)
2004-01-08(万方平台首次上网日期,不代表论文的发表时间)
共4页
146-148,172