基于FPGA的多加解密算法可重构的设计

摘要：

基于FPGA实现加解密系统时, 采用多种算法处理数据可以适应不同的应用环境与功能需求, 但在同一片上实现多种算法会导致逻辑资源消耗增加、资源利用率低、系统灵活性差.针对以上问题, 以动态可重构技术为核心, 基于ZYNQ-7000系列FPGA设计动态可重构控制平台, 通过片上Cortex-A9ARM处理器控制重配置处理模块, 将存储于SD卡中的多种算法逻辑按功能需求配置到片上划定的逻辑分区中, 更新逻辑电路并完成算法重构.实验结果表明, 该设计能在片上其它功能正常工作的同时, 以15 759.51Bytes/ms的配置速度完成算法切换, 在保证系统稳定的前提下, 降低了片上的逻辑资源消耗, 提高了资源利用率与系统灵活性.

关键词：动态可重构、加解密算法、现场可编程逻辑门阵列、可重构控制平台、资源优化

所属期刊栏目：40

分类号：TP309.7(计算技术、计算机技术)

资助基金：山东省自然科学基金项目ZR2014FM026、2015FM027;国家自然科学基金项目61671174;航天支撑技术基金项目2017-HT-HG-16;国家信息保障技术重点实验室开放基金项目KJ-17-004

在线出版日期：2019-05-31（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：649-653,661