DDR3仲裁控制器设计及FPGA验证

摘要：

高速CCD系统中一般会存在多个需要使用外部存储器的图像处理算法，以往的技术仅支持一片外部存储器给一个算法使用，因此，在硬件电路设计中需要加入多片外部存储器，不利于 CCD的小型化，为此提出一种用于高速 CCD数据存储的DDR3仲裁控制器设计。利用 DDR3高速读取数据流的特点，通过时分复用的方式，使多个算法能够利用一片DDR3进行数据存储。实验结果表明，该方法能够实现多个算法使用一片 DDR3进行数据流的正确读取，有效减小硬件消耗，降低系统体积和功耗。

关键词：读写控制、仲裁控制器、小型化、高速、时分复用

分类号：TN941.1

资助基金：江苏省自然科学基金项目BK2011698;教育部博士点新教师基金项目20113219120017;总装十二五预研基金项目40405030103;教育部重点实验室开放基金项目2013OEIOF04

在线出版日期：2015-09-06（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：2083-2089