RS-CC的级联编码设计及其嵌入式FPGA实现

摘要：

分析了802.16e无线通信系统,针对设计过程中经常出现的数据信息不同步问题,提出了一种基于RS(64,48,8)+CC(2,1,7)+交织的级联编码设计方案.该方案利用功能模块化的设计理念,达到了在不增加译码复杂度的情况下实现有效而可靠的通信.通过将各级编解码模块化,利用FPGA技术实现了整个级联纠错编译码系统.实验结果表明,模块化的FPGA嵌入式设计不仅提高了系统的稳定性,还大大缩短了开发周期.

关键词：可编程逻辑门阵列、卷积码、嵌入式、纠错编码、级联

所属期刊栏目：30

分类号：TN911.22

资助基金：国家质检总局公益性行业科研专项经费基金项目10-226;重庆市科技攻关基金项目CSTC,2007AC2053

在线出版日期：2010-03-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：5369-5371,5375