DDR源同步接口的设计与时序约束方法
在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍.由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点.结合曙光5000ASIC中的chipsct芯片,详细介绍了DDR源同步接口的设计,并且利用Synopsys公司的静态时序分析软件PrimeTime,对DDR接口接收端和发送端的时序约束方法进行了具体的分析说明.
DDR接口、源同步、静态时序分析、时序约束、数字集成电路
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TP302;TN402(计算技术、计算机技术)
国家高技术研究发展计划863计划2006AA01A102
2008-05-29(万方平台首次上网日期,不代表论文的发表时间)
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1600-1602,1605