基于Verilog HDL的高速可综合FSM设计

摘要：

有限状态机(finite state machine,FSM)广泛应用于数字系统的控制器设计中,用Verilog设计的可综合状态机有多种编码风格,通常这些编码风格生成的状态机带有组合逻辑输出.时序分析指出组合逻辑输出型状态机不适合高速系统,提出了一种适合高速系统的寄存器输出型状态机.最后通过实例给出了寄存器输出型状态机的状态编码方法及其可综合Verilog编码风格.

关键词：有限状态机、Verilog HDL、可综合、编码风格

所属期刊栏目：27

分类号：TP3(计算技术、计算机技术)

在线出版日期：2006-07-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：2017-2019,2104