10.3969/j.issn.1000-7024.2005.10.041
Verilog到VHDL翻译器的设计与实现
描述了一个Verilog到VHDL翻译器Verilog2VHDL的设计与实现.首先将Verilog模块转换为中间格式,然后按照预定义的翻译规则,生成功能等价的VHDL设计实体.该翻译器目前只支持Verilog的一个子集.通过Verilog2VHDL,使得在Verilog-VHDL混合设计环境中重用Verilog设计成为可能.
Verilog、VHDL、翻译器
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TP302.1(计算技术、计算机技术)
上海市应用材料研究与发展基金0215
2005-11-17(万方平台首次上网日期,不代表论文的发表时间)
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