DDR4并行互连传输串扰特性仿真与分析

摘要：

为满足高带宽存储应用需求,访存速率和互连密度越来越高.DDR4作为主存领域应用广泛且速率较快的并行存储互连技术,上升/下降沿时间或低至百ps量级,信号间串扰不容忽视.以某DDR4驱动模型和板级嵌入式应用为研究对象,建立多线打扰模型,从时域角度仿真分析布线间距、打扰源相位、数据速率、耦合传输线长对带状线传输串扰的影响.结果 显示:5倍介质厚度布线间距条件下串扰接近于0 mV,不同相位关系打扰源形成的总串扰具有成倍双向差异.对于特定访存速率,耦合传输线长度与串扰极值存在周期性对应关系,据此合理设计DDR数据组线长,可以有效规避串扰极大值.

关键词：DDR4、近端串扰、远端串扰、时域分析、信号完整性

所属期刊栏目：41

分类号：TN41(微电子学、集成电路（IC）)

资助基金：国家重点研发计划2016YFB0200501

在线出版日期：2019-07-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：612-617