10.3969/j.issn.1007-130X.2015.08.001
小面积高性能的SHA-1/SHA-256/SM3 IP复用电路的设计
Hash算法的快速发展导致了两个问题,一个是旧算法与新算法在应用于产品时更新换代的问题,另一个是基于应用环境的安全性选择不同算法时的复用问题.为解决这两个问题,实现了SHA-1/SHA-256/SM3算法的IP复用电路,电路采用循环展开方式,并加入流水线的设计,在支持多种算法的同时,还具有小面积高性能的优势.首先,基于Xilinx Virtex-6 FPGA对电路设计进行性能分析,电路共占用776 Slice单元,最大吞吐率可以达到0.964 Gbps.然后,采用SMIC 0.13 μm CMOS工艺实现了该设计,最后电路的面积是30.6k门,比单独实现三种算法的电路面积总和减小了41.7%,工作频率是177.62 MHz,最大吞吐率达到1.34 Gbps.
Hash算法、SHA-1、SHA-256、SM3、IP复用
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TN47(微电子学、集成电路(IC))
国家自然科学基金资助项目61006020,61376031;中央高校基本科研业务费专项资金资助项目2014TS041
2015-09-11(万方平台首次上网日期,不代表论文的发表时间)
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