深亚微米工艺下逻辑功效法延时估算的改进

摘要：

逻辑功效法延时估算是由Sutherland I E提出的,可以在设计初期快速估算逻辑门和逻辑电路的延时,减小逻辑电路设计的难度.但是,随着深亚微米CMOS工艺的普及,短沟道效应开始影响经典逻辑功效法的正确性.为了提高逻辑功效法估算精度,提出一种考虑速度饱和效应的改进方法,该方法主要分两步:首先,考虑反相器PMOS与NMOS宽之比,精确估算反相器的延时,并归一化;然后,基于反相器的延时和速度饱和的影响,估算逻辑门的延时.仿真模型采用了美国亚利桑那州立大学的PTM 32nm、65 nm、90 nm和130nm的模型,45nm采用了北卡罗来纳州立大学的FreePDK的模型,结合hspice仿真.经实验数据对比,该方法对与非门延时的估算精度提高约1O％.

关键词：逻辑功效、延时估算、速度饱和、深亚微米

所属期刊栏目：36

分类号：TP302.2(计算技术、计算机技术)

在线出版日期：2014-06-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：589-595