一种快速SIMD浮点乘加器的设计与实现

摘要：

本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz.结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89％,面积增加了6.61％,功耗降低了25.08％.

关键词：浮点乘法、浮点乘累加、SIMD、双单精度

所属期刊栏目：34

分类号：TP332.2(计算技术、计算机技术)

资助基金：核高基重大专项2009ZX01034-001-006

在线出版日期：2012-04-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：69-73