一种用于高速地址产生的32位加法器电路的实现

摘要：

本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路.为提高地址转换速度,其进位电路中采用了动态门和多米诺逻辑.结果表明,在1.8v、0.18μm工艺下进行电路模拟,进行一次加法进位传递的时间为466ps.

关键词：地址生成单元、并行加法器、Kogge&Stone算法

所属期刊栏目：28

分类号：TN402(微电子学、集成电路（IC）)

资助基金：国防科技大学校科研和教改项目JC04-06-014

在线出版日期：2006-05-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：74-76,79