基于OpenCL的3DES算法FPGA加速器

摘要：

在数字货币、区块链、云端数据加密等领域,传统以软件方式运行的数据加解密存在计算速度慢、占用主机资源、功耗高等问题,而以Verilog/VHDL等方式实现的现场可编程门阵列(FPGA)加解密系统又存在开发周期长、维护升级困难等问题.针对3DES算法,提出一种基于OpenCL的FPGA加速器设计方案.设计具有48轮迭代的流水并行结构,在数据传输模块中采用数据存储调整、数据位宽改进策略提高内核实际带宽利用率,在算法加密模块中采用指令流优化策略形成流水线并行架构,同时采用内核矢量化、计算单元复制策略进一步提高内核性能.实验结果表明,该加速器在Intel Stratix 10 GX2800上可获得111.801 Gb/s的吞吐率,与Intel Core i7-9700 CPU相比性能提升372倍,能效提升644倍,与NvidiaGeForce GTX 1080Ti GPU相比性能提升20％,能效提升9倍.

关键词：OpenCL框架;现场可编程门阵列;加解密算法;3DES算法;流水并行结构

所属期刊栏目：47

分类号：TP309(计算技术、计算机技术)

资助基金：国家自然科学基金;数学工程与先进计算国家重点实验室开放基金

在线出版日期：2021-12-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共10页

页码：147-155,162