超标量处理器乱序提交机制的研究与设计

摘要：

针对超标量处理器中长周期执行指令延迟退休及持续译码导致的重排序缓存(ROB)阻塞问题,提出一种指令乱序提交机制.通过设计容量可配置的多缓存指令提交结构,实现存储器操作指令和ALU类型指令的分类退休,根据超标量处理器架构及性能需求对目标缓存和存储缓存容量进行参数化配置降低流水线阻塞风险,同时利用指令目的寄存器编码提交模式加快指令提交速率.实验结果表明,该机制提高了单次指令提交数量,基于该机制的超标量处理器相比传统基于ROB顺序提交机制的超标量处理器在减少硬件开销的情况下平均IPC指数提升46％,相比基于值预测、乱序退休和组提交的超标量处理器平均IPC指数增益为19％,综合性能更优.

关键词：超标量处理器、重排序缓存、指令分类退休、乱序提交、目的寄存器编码

所属期刊栏目：47

分类号：TP338(计算技术、计算机技术)

资助基金：国家自然科学基金61874087,61834005,61634004

在线出版日期：2021-05-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：180-186