一种时序型总线硬件木马的植入与检测

摘要：

RS总线集成电路在航空航天及工业控制领域具有广泛的应用,随着集成电路硬件木马的检测成为研究热点,作为总线硬件木马研究领域的分支,其设计越来越受关注.在常规时序型硬件木马的基础上,针对RS232总线集成电路,设计一种基于可逆计数器的时序型总线硬件木马.采用Xillix公司的ISE软件在RTL层设计相应的RS232总线Verilog代码,并在常规和可逆时序型硬件木马触发阈值呈等差递增的条件下进行Modelsim仿真分析,结果表明,在总线功能需求复杂和传输数据较多的情况下,可逆时序型木马比常规时序型硬件木马具有灵活性和较低的触发率,隐蔽性更强.

关键词：RS232总线、硬件木马、寄存器传输级、Verilog代码、集成电路

所属期刊栏目：47

分类号：TP309(计算技术、计算机技术)

资助基金："十三五"技术基础科研项目JSZL2017601B011

在线出版日期：2021-03-24（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：160-165