HPEC中子程序级推测并行性分析

摘要：

线程级推测(TLS)技术的有效运用可提高多核芯片的硬件资源利用率,其已在多种串行应用的自动并行化工作中取得了较好效果,但目前缺乏对HPEC应用子程序级线程推测方面的有效分析.针对该问题,设计子程序级推测的剖析机制及核心数据结构,选取HPEC中7个具有代表性的程序,挖掘其子程序级的最大潜在并行性,并结合线程粒度、并行覆盖率、子程序调用次数、数据依赖及源码,对程序的加速比进行分析.实验结果表明,fdfir、svd、db和ga程序的加速比在2.23 ～11.31,tdfir程序的加速效果最好,加速比达到221.78,对于包含多次非重度数据依赖子程序调用的应用,更适合采用子程序级TLS技术测试其并行性.

关键词：线程级推测、多核芯片、HPEC基准套件、数据依赖、动态剖析

所属期刊栏目：46

分类号：TP302(计算技术、计算机技术)

资助基金：国家自然科学基金;国家留学基金委项目;四川省科技计划项目;四川省教育厅研究项目;西南科技大学科研项目;西南科技大学研究生创新基金

在线出版日期：2020-09-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：210-215,222