基于FPGA的卷积神经网络加速器

摘要：

现有软件实现方案难以满足卷积神经网络对运算性能与功耗的要求.为此,设计一种基于现场可编程门阵列(FPGA)的卷积神经网络加速器.在粗粒度并行层面对卷积运算单元进行并行化加速,并使用流水线实现完整单层运算过程,使单个时钟周期能够完成20次乘累加,从而提升运算效率.针对MNIST手写数字字符识别的实验结果表明,在75 MHz的工作频率下,该加速器可使FPGA峰值运算速度达到0.676 GMAC/s,相较通用CPU平台实现4倍加速,而功耗仅为其2.68％.

关键词：卷积神经网络、现场可编程门阵列、加速器、流水线、并行化

所属期刊栏目：43

分类号：TP393(计算技术、计算机技术)

资助基金：国家“863”计划项目“CMC系列芯片的设计、开发与制造”2012AA041701

在线出版日期：2017-08-16（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：109-114,119