高速串行数据处理模块的设计与实现

摘要：

为提高现有密码模块中数据加解密算法的多样性和安全性,设计并实现一种基于双现场可编程门阵列(FPGA)与数字信号处理器(DSP)架构的数据处理模块.2片FPGA分别与DSP通过外部存储器接口(EMIF)总线进行互联.FPGA 1#利用PCIe,EMIF总线实现其与上位机和DSP的通信,并结合分散-收集型直接内存存取模块最大化PCIe链路带宽.FPGA 2#使用AURORA协议与FPGA 1#进行串行通信,实现多个加解密算法的并行工作,同时支持算法的全局和局部重构.DSP负责数据加解密算法的参数配置、密钥生成与安全管理.在中标麒麟操作系统下的板级功能与性能验证结果表明,该模块与主机的通信速率可达11.36 Gb/s,同时具有密码安全性高和算法可重构的特点,适用于高速数据协同处理领域.

关键词：直接内存存取、数字信号处理器、PCIe总线、现场可编程门阵列、中标麒麟操作系统

所属期刊栏目：42

分类号：TN919.5

在线出版日期：2016-06-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：289-294