一种基于FPGA的并行H.264/AVC编码器架构

摘要：

为了提高视频在高性能压缩效率和实时编码方面的性能,提出一种新型的并行处理架构.采用现场可编程门阵列(FPGA)实现整个H.264编码系统设计,包括帧内和帧间预测、变换编码等全部编码过程.针对FPGA的低频工作特点采用高度流水线设计、双缓存机制以及多时域工作等优化处理模式,设计一种快速的宏块匹配预测架构,将图像分辨率设置成可调参数,在Xilinx公司的Virtex-6芯片上应用该硬件系统.测试结果证明,该IP系统在保持较好压缩性能的基础上720P的帧率可达每秒34帧.

关键词：视频编码器、H.264编码、帧内预测、帧间预测、现场可编程门阵列、运动估计

所属期刊栏目：41

分类号：TP37(计算技术、计算机技术)

在线出版日期：2016-02-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：249-255