用于DVFS片上系统的全数字SARDLL设计

摘要：

针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用 TSMC-65 nm CMOS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 MHz~2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 mW。

关键词：动态电压/频率调整、延时锁定环、时钟偏差、片上系统、锁定时间、谐波锁定、零延时陷阱

分类号：TN432(微电子学、集成电路（IC）)

资助基金：安徽省教育厅自然科学研究基金资助重点项目KJ2014A211;合肥学院重点建设学科基金资助项目2014xk06。

在线出版日期：2015-04-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：273-276,283