基于VPR的FPGA布局算法时延改进

摘要：

基于模拟退火的现场可编程门阵列( FPGA )布局算法在计算关键度时存在一定的偏差。为此，提出一种FPGA布局时延改进算法。利用不同的模拟退火温度和交换接收率，以及前后2次布局的时延代价差，对FPGA布局的时延代价进行补偿。通过增加时延补偿模块来调整布局的代价函数，达到重新寻找布局过程中被遗弃的较优解的目的。实验结果表明，在MCNC基准电路上使用改进算法，布局的时延代价和线网代价分别比改进前的算法减少19.2%和0.5%。此外，电路的关键路径时延也得到了不同程度的改善，使得布局质量在各个方面都明显优于优化前的通用布局布线算法。

关键词：现场可编程门阵列、模拟退火算法、关键路径时延、关键度、布局、通用布局布线算法

分类号：TP301.6(计算技术、计算机技术)

资助基金：国家自然科学基金资助项目61173037;湖南大学青年教师成长计划基金资助项目。

在线出版日期：2014-12-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：302-305