无线通信中的低功耗维特比译码器设计

摘要：

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选( ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0．18μm CMOS逻辑工艺,在1．62 V,125℃操作环境下,该译码器数据最大速度为50 MHz,自动布局布线后的译码器芯片面积约为0．212 mm2,功耗约为23．9 mW。

关键词：维特比译码器、低功耗、加-比-选、路径度量存储、路径相消、幸存路径

分类号：TH166

资助基金：湖南省科技计划基金资助项目2012GK3151。

在线出版日期：2014-10-31（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：114-117