基于FPGA的祖冲之算法硬件实现

摘要：

为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法.利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进位保留加法器以及mod(231-1)加法器,实现祖冲之算法关键路径中多次mod(231-1)加法运算.使用QuaausⅡ与ISE软件进行了仿真验证,结果表明,该方法在芯片资源占用仅为305个slice的情况下达到了5.322 Gb/s的吞吐量,与目前已有的最优实现方法相比,芯片资源占用减少了近23％,单位面积的吞吐量提高了25.9％,可以在减少芯片硬件资源占用的同时快速实现ZUC算法.

关键词：现场可编程门阵列、祖冲之算法、硬件实现、进位保留加法器、mod(231-1)加法器

所属期刊栏目：40

分类号：TP301.6(计算技术、计算机技术)

资助基金：北京市教育教号改革基金资助项目121;北京电子科技学院教研基金资助项目JY201218

在线出版日期：2014-09-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：268-272