用于导航解算的矩阵运算硬件加速器设计

摘要：

针对捷联式惯导系统中浮点矩阵乘积计算量大、串行处理方法耗时多制约捷联式惯导系统实时性提升的问题,提出一种基于FPGA/SOPC的浮点矩阵乘积并行处理方法.该处理方法的核心——高性能矩阵乘积单元是在脉动阵列结构基础上通过循环分块、数据空间分割及迭代空间合并优化后的高并行度处理单元,并利用直接内存存取大批量数据传输的速度优势,运算速度得到进一步提升.实验结果表明,据此设计的浮点矩阵乘积加速器不但能够准确地完成运算,而且运算速率有明显提升,较其他串、并行计算方法消耗的周期数分别减少71.3％,78％以上,能够有效地提高导航系统的实时性.

关键词：捷联式惯导系统、浮点矩阵乘积运算、浮点宏功能模块、直接内存存取、加速器

所属期刊栏目：40

分类号：TP273(自动化技术及设备)

资助基金：精密测试技术及仪器国家重点实验室开放基金资助项目pil1006

在线出版日期：2014-09-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：259-263