可重构浮点混合/连续乘-加器的设计与实现

摘要：

浮点连续乘-加、混合乘-加和三操作数加等浮点算术运算在科学计算领域中应用越来越频繁，为设计一款支持浮点连续乘-加、混合乘-加和三操作数加的多功能浮点运算单元，提出一种可重构浮点混合/连续乘-加器，通过对控制位的配置可以实现多种浮点数据操作。该乘-加器采用8级流水线，可以实现单周期的浮点乘累加，大幅提高数据处理吞吐量，同时支持三操作数加和两操作数和的累加。在Modelsim SE6.6f中对该设计进行仿真验证，结果表明其能够在Xilinx Virtex-6 FPGA上实现，资源消耗2631个LUT，频率可达250 MHz，结果证明该浮点混合/连续乘-加器具有较大的使用价值。

关键词：浮点、连续乘-加、混合乘-加、三操作数加、可重构、流水线

分类号：TP332(计算技术、计算机技术)

资助基金：国家“863”计划基金资助项目2009AA012201；专用集成电路与系统国家重点实验室开放基金资助项目12KF004。

在线出版日期：2014-08-12（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：272-276