10.3969/j.issn.1000-3428.2012.23.059
精简指令集计算机协处理器设计
针对AES与SHA-3候选算法中Gr(φ)stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案.该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令.实验结果表明,与传统基于并行查找表的方案相比,该方案能够以较小的硬件代价加速AES与Gr(φ)stl运算.
精简指令集计算机、协处理器、高速缓存、并行表查找、寄存器堆、指令集架构
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TP391(计算技术、计算机技术)
国家自然科学基金资助项目61176023
2013-01-21(万方平台首次上网日期,不代表论文的发表时间)
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