一种64位Booth乘法器的设计与优化

摘要：

针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估.结果表明,工作频率可达1.0 GHz以上,面积减少9.64％,动态功耗和漏电功耗分别减少6.34％和l 1.98％,能有效减少乘法器的面积和功耗,达到预期目标.

关键词：Booth编码、并行乘法器、64位乘法器、设计优化、功耗

所属期刊栏目：38

分类号：TP368(计算技术、计算机技术)

在线出版日期：2012-11-16（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：253-254