基于FPGA的可重构JH算法设计与实现

摘要：

针对现有可重构JH算法硬件实现方案吞吐量较低的问题,利用查找表方法对S盒进行优化,使改进的JH算法在现场可编程门阵列上实现时具有速度快和面积小的特点,在此基础上提出一种可重构方案.实验结果证明,该方案最高时钟频率可达322.81 MHz,占用1 405 slices,具有资源占用少、性能参数较好、功耗较低等特点.

关键词：JH算法、安全哈希算法、现场可编程门阵列、可重构算法

所属期刊栏目：38

分类号：TP312(计算技术、计算机技术)

资助基金：国家自然科学基金资助项目60873074,60673061;;长沙市科技计划基金资助项目K1003028-11

在线出版日期：2012-09-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：208-210