10.3969/j.issn.1000-3428.2012.07.084
基于FPGA的H.264帧内预测实现和优化
在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案.利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化.使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera Cyclonell EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性.
帧内预测、H.264视频编码标准、现场可编程门阵列、硬件结构、Verilog HDL语言、并行处理
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TP391.41(计算技术、计算机技术)
国家自然科学基金资助项目60802027;上海海事大学校基金资助项目20090124
2012-06-26(万方平台首次上网日期,不代表论文的发表时间)
共4页
257-259,262