基于Radix-4Booth编码的乘法器优化设计

摘要：

传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率.为此,提出一种重组部分积的乘法器优化设计.通过增加一个“或”门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积.在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗.

关键词：Radix-4 Booth编码、乘法器、部分积、关键路径延迟、芯片面积消耗

所属期刊栏目：38

分类号：TN492(微电子学、集成电路（IC）)

资助基金：国家自然科学基金资助项目61072047;郑州市创新型科技人才队伍建设工程基金资助项目096SYJH21099;现代通信国家重点实验室基金资助项目9140C1106021006

在线出版日期：2012-04-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：233-235