快速高精度除法算法的FPGA实现

摘要：

为在现场可编程门阵列(FPGA)中实现快速高精度除法,在传统的倒数除法的基础上,提出一种改进算法.对倒数求解采用泰勒级数展开结合优化搜索逼近,求出各个分区间内的拟合一次两项式,再通过一次牛顿迭代提高精度.时序仿真结果表明,以该算法构建的除法器易于在FPGA上实现,时延仅为6个时钟周期,能达到2(-34)的有效精度和86.95 MHz的工作频率.

关键词：除法、现场可编程门阵列、倒数、泰勒级数、搜索逼近、牛顿迭代

所属期刊栏目：37

分类号：TP332.2(计算技术、计算机技术)

在线出版日期：2011-08-16（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：240-242