一种改进的反码加法器设计

摘要：

传统的加法器在有符号数相加时需将操作数转化为补码形式进行运算,运算结束将计算结果再转化为原码.为减少关键路径延迟,在标志前缀加法器的基础上,提出一种改进的反码加法器,将常用反码加法器中的加一单元合并到加法运算中.在SMIC 0.18μm工艺下,将改进的64位反码加法器与常用的64位补码加法器进行比较,数据显示面积减少了39.1%,功耗降低了39.9%,关键路径延迟降低了5.1%.结果表明,改进的反码加法器性能较优.

关键词：加法器、有符号加法器、反码、补码

所属期刊栏目：37

分类号：TP332.2(计算技术、计算机技术)

在线出版日期：2011-08-16（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：219-221