MIPS内存管理单元的设计与实现

摘要：

设计MIPS32 4kc 处理器内存管理单元(MMU),该模块对处理器地址进行合法性检查,并按照不同的地址空间对虚拟地址进行静态或动态映射.在硬件上采用三级流水线方式实现JTLB,并为处理器指令端口和数据端口设计相应的快表以提高TLB 的查询速度.MMU与总线接口模块的时序采用简化的AMBA 协议,与处理器进行联合调试并运行Linux 操作系统,同时在功能上通过FPGA 验证.该模块经过DC 综合后,面积约为32K 等效逻辑门.

关键词：内存管理单元、地址转换后备表、MIPS 处理器

所属期刊栏目：36

分类号：TP311.52(计算技术、计算机技术)

资助基金：国家自然科学基金资助项目60776028;教育部重点项目基金109055

在线出版日期：2011-01-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：270-271,274