10.3969/j.issn.1000-3428.2010.17.089
超宽带系统中维特比译码器的设计与实现
提出一种超宽带系统中的维特比译码器,对混合幸存路径管理单元进行改进,使其最高工作频率提升25%,译码延时减少40个时钟周期.在Xilinx Virtex-5 XC5VLX330 FPGA上的实现结果表明,该维特比译码器能在240 MHz的时钟频率下正确工作.并行使用2个该译码器,可对系统中所有8种速率的数据译码.
超宽带、维特比算法、混合幸存路径管理
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TN764(基本电子电路)
国家科技重大专项基金资助项目"新一代宽带无线移动通信网"2009ZX 03006-007
2010-10-29(万方平台首次上网日期,不代表论文的发表时间)
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