数字信号处理器中高性能可重构加法器设计

摘要：

设计一款适用于高性能数字信号处理器的16位加法器.该加法器结合条件进位选择和条件"和"选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化.相对于传统的条件进位选择加法器,在典型工作条件下,采用0.18μm工艺库标准单元,其延时降低46%,功耗降低5%.

关键词：条件进位选择加法器、条件"和"选择加法器、可重构加法器

所属期刊栏目：35

分类号：TN911.72

资助基金：国家科技支撑计划基金资助重点项目2006BAK07B04;中科院青年科技创新基金资助项目DG07J01

在线出版日期：2009-07-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：1-4