基于硬件的AES算法

摘要：

分析AES算法原理,构建基于FPGA的硬件实现框架,描述数据加解密单元和密钥扩展单元的工作机制和硬件结构,引入核心运算模块复用的设汁思想,在不影响系统效率的前提下降低芯片资源的使用率,并对该系统结构进行了芯片级的验证.实验结果表明,在38 MHz工作频率下,该系统的处理速度为405 Mb/s.

关键词：高级加密标准、分组密码、加密

所属期刊栏目：34

分类号：TP309(计算技术、计算机技术)

资助基金：四川省教育厅科研基金资助项目20068074

在线出版日期：2008-12-01（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：175-176,179