多FPGA设计的时钟同步

摘要：

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能.为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路.该电路将时钟的传输电路放入DLL的反馈环路.利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题.

关键词：现场可编程逻辑门阵列、时钟偏差、延迟锁相环

所属期刊栏目：34

分类号：TP303(计算技术、计算机技术)

资助基金：北京市嵌入式系统研究与开发计划D0304004040111

在线出版日期：2008-06-23（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：245-247