基于FPGA的AES加/解密算法的可重构设计

摘要：

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源.该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例.通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗.

关键词：高级加密标准、现场可编程门阵列、可重构设计

所属期刊栏目：34

分类号：TP309(计算技术、计算机技术)

资助基金：国家部委预研基金重点项目

在线出版日期：2008-06-23（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：163-164,167