简化的抗零值功耗分析的AES算法及其VLSI实现

摘要：

提出了一种简化的抗零值差分功耗分析的先进密码算法(AES)及其VLSI实现方案.为了降低抗攻击技术对原有运算单元速度面积的影响,在分析原改进的AES算法的基础上,提出了更为简单的加法性屏蔽算法,并用复用相应模块、优化运算次序等方法实现了以极小的硬件代价获得很高的抗攻击性能.设计采用HHNEC 0.25μm标准CMOS工艺,单元面积约43k等效门.在40MHz工作频率下,128-bit加密的数据吞吐率达到470Mb/s.

关键词：功耗分析、零值攻击、加法性屏蔽、AES、低成本

所属期刊栏目：33

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家自然科学基金90407002;60576024

在线出版日期：2007-09-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：220-222,233