VLIW数字信号处理器64位可重构加法器的设计

摘要：

描述了一款适用于超长指令字数字信号处理器的64位加法器的设计.该加法器高度可重构,可以支持2个64位数据的加法运算、4个32位数据的加法运算、8个16位数据的加法运算以及16个8位数据的加法运算.它结合了Brent-Kung对数超前进位加法器和进位选择加法器的优点,使得加法器的面积和连线减少了50%,而延时与加法器的长度的对数成正比.仿真结果表明,在典型工作条件下,采用0.18μm工艺库标准单元,其关键路径的延时为0.83ns,面积为0.149mm2,功耗仅为0.315mW.

关键词：可重构加法器、Brent-Kung树、进位选择、功耗延时积

所属期刊栏目：33

分类号：TP332(计算技术、计算机技术)

资助基金：国家自然科学基金60473032

在线出版日期：2007-09-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：29-31,34