10.3969/j.issn.1000-3428.2006.15.086
一种低功耗SoC芯片的综合BIST方案
提出了一种低功耗的综合BIST方案.该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗.测试实验表明,该方案既能减少测试应用时间,又能够有效地降低芯片测试功耗,平均输入跳变仅为类似方案的2.7%.
SoC芯片、内建自测试、低功耗
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TP391(计算技术、计算机技术)
国家高技术研究发展计划863计划90407008;教育部留学基金2004.527;安徽省自然科学基金050420103
2006-08-30(万方平台首次上网日期,不代表论文的发表时间)
共3页
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