AES的高性能硬件设计与研究

摘要：

分析了高级加密标准算法(AES)的原理,并在此基础上对AES的硬件实现方法进行研究,用硬件设计语言(Verilog HDL)描述了该算法的基本过程和结构,完成了分组长度为128比特的AES加/解密芯片设计.仿真结果表明,在时钟频率为25MHz前提下,加/解密速度达3Gbit/sec,处理速度达到世界领先水平.

关键词：AES、FPGA、Rijndael算法、硬件设计、流水线

所属期刊栏目：32

分类号：TP309.7(计算技术、计算机技术)

资助基金：国家科技攻关项目2002AA141051;广东省博士启动基金20020486046

在线出版日期：2006-05-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：257-259