10.3969/j.issn.1000-3428.2005.17.067
基于DDR SDRAM 控制器时序分析的模型
定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR SDRAM控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR 控制器的读过程进行了简单的分析.这种方法可以应用到内存系统的带宽和延时估计方面,比较直观.
时钟逻辑方程、DDR SDRAM 控制器、时序模型
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TP332(计算技术、计算机技术)
国家高技术研究发展计划863计划2002AA1Z1040
2005-10-20(万方平台首次上网日期,不代表论文的发表时间)
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