10.3969/j.issn.1000-3428.2005.15.068
JPEG2000分数位平面编码器的FPGA电路实现
分数位平面编码是JPEG2000图像压缩国际标准中的核心技术之一,是影响JPEG2000编码速度的最关键部分.基于位平面、过程双重并行(BPDP)的编码方法和局部模块并行结构,利用FPGA电路设计了JPEG2000分数位平面编码器.电路仅需要约5 100个逻辑单元,当工作在54MHz时,每秒可以编码30幅尺寸约为1 500×1 200的图像.
分数位平面编码、JPEG2000、双重并行、FPGA
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TP302.2(计算技术、计算机技术)
国家高技术研究发展计划863计划2001AA114141
2005-09-15(万方平台首次上网日期,不代表论文的发表时间)
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