基于改进的BOOTH编码的高速32×32位并行乘法器设计

摘要：

采用了一种改进的基-4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器.乘法器电路利用CPL逻辑来实现.通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算.乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中.

关键词：乘法器、BOOTH编码、CPL

所属期刊栏目：31

分类号：TP302.2(计算技术、计算机技术)

在线出版日期：2005-04-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：200-202