10.3969/j.issn.1000-3428.2004.21.018
一种高性能乘法器生成器的设计
全新的基于全定制传输门结构42压缩高性能乘法生成器能根据用户输入自动产生并行乘法器的Verilog代码,并对WallaceTree的连线进行了优化.最后在末级加法器阶段,生成器能根据到达的时延不同自动选择不同加法器最优的分段.在设计某些乘法器时生成器产生的代码综合结果在面积增加10%~20%左右时比Synopsys Design Ware库里相应的乘法器快5%~9%左右.
并行乘法器、全定制、改进的Booth编码、Wallace Tree、部分积压缩
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TP302.1(计算技术、计算机技术)
国家高技术研究发展计划863计划2002AA1Z
2004-12-23(万方平台首次上网日期,不代表论文的发表时间)
共4页
41-43,63