VerilOg网表转化为Hspice网表的程序设计

摘要：

在数字电路设计中,采用EDA逻辑综合工具(如Design compile)完成硬件设计流图向门级结构描述的转换.综合出来的Verilog网表将作为版图综合的输入数据.在此之前,需要对门级的Verilog网表进行模拟验证.在门级电路的仿真方面,Hspce一直有着优势.该文编写了一个软件,旨在将门级的Verilog网表转化为相应的Hspice网表,以便于用Starsim来验证电路是否能实现预期的功能.

关键词：Verilog、Hspice、网表、单元库

所属期刊栏目：28

分类号：TN79(基本电子电路)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：111-112，122