65 nm 工艺下单粒子加固锁存器设计

摘要：

随着工艺尺寸的缩减,单粒子引发的软错误成为威胁电路可靠性的重要原因.基于 SMIC 65 nm CMOS 工艺,提出一种单粒子加固锁存器设计.首先针对单粒子翻转,使用具有状态保持功能的 C 单元,并且级联成两级；然后针对单粒子瞬态,将延迟单元嵌入在锁存器内部并与级联 C 单元构成时间冗余；最后选择基于施密特触发器的电路作为延迟单元.实验结果表明,相比已有的加固设计,该锁存器不存在共模故障敏感节点,还能容忍时钟电路中的单粒子瞬态；版图面积、功耗和时钟电路功耗分别平均下降30.58%,44.53%和26.51%；且该锁存器的功耗对工艺、供电电压和温度的波动不敏感.

关键词：软错误、单粒子翻转、单粒子瞬态、加固锁存器、时间冗余

所属期刊栏目：28

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家自然科学基金61574052,61274036,61371025,61474036;安徽省自然科学基金1608085MF149

在线出版日期：2016-08-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：1393-1400