“存储+逻辑”3D集成电路的硅通孔可测试性设计
为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的“存储+逻辑”3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4％的面积开销,而测试时间缩短为已有工作的1/6.
3D集成电路、硅通孔、可测试性设计、JEDEC协议JESD229、IEEE 1149.1协议
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TP306+.2(计算技术、计算机技术)
国家“九七三”重点基础研究发展计划项目2011CB302503;国家自然科学基金61076018,61274030;美国Mentor Graphics公司研究型合作项目
2014-03-19（万方平台首次上网日期，不代表论文的发表时间）
共8页
146-153
